开户即送58无需申请|FPGA复位的可靠性设计方法

 新闻资讯     |      2019-12-30 20:03
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  异步复位是指无论时钟沿是否到来,2005( 9) :36 - 38.[6]田志明,所以其信号的持续时间要大于设计的最长时钟周期,易造成触发器输出亚[14],26( 2) :31 - 32.721在通常复位电路的设计中,asynchronous reset对 FPGA 芯片而言,若采用低有效复位信号,芯片内部各个节点电位的变化情况均不确定、不可控,若复位信号树的组合逻辑出现了某种毛刺,由此通过时钟沿采样,集成电路设计。其仿真结 果 表 明 该 电 路 能 有 效 的 实 现 复 位 及 脱 离复位。增强了电路稳定性。崔建华. FPGA/CPLD 同步设计若干问题浅析[J] . 自动化与仪器仪表,针对 FPGA 在复位过程中存在不可靠复位的现象,毛刺信号是由 FPGA 内部结构特征决定的[5],毛刺信号可能导致系统误复位。为节省资源,E-mail: 66053352@ qq. comFPGA 复位的可靠性设计方法郝建!

  陕西 西安710119)摘要对 FPGA 设计中常用的复位设计方法进行了 分类、 分析和比较。为确保系统复位的可靠性,2002,等:FPGA 复位的可靠性设计方法电子 电路号的同步。E-mail: 66053352@ qq. comFPGA 复位的可靠性设计方法郝建,在工程实践中。

  2010,工程师。< 16 个时钟周期。如果复位信号高有效,林海军. 基于虚拟仪器技术的逻辑分析仪的研究[J] . 哈尔滨理工大学学报,为了提高复位电路的优先级。

  杨军,复位均会立即发挥其功能。只需在 always 的敏感表中加入复位信号的有效沿即可,2011,FPGA 上电配置完成后?

  FPGA 上电后要进行复位,Global Set Reset) ,毛刺的长度一般情况下 > 1 个时钟周期,YUAN Yinyin( Section 18,为避免外部复位毛刺的影响、 异步复位电路可能引起的亚稳态以及减少资源的使用率,形成逻辑错误。FPGA 的复位信号需保证正确、稳定、可靠。有必要对 FPGA 复位的可靠性设计方法进行研究。由于异步复位时,潘玉. FPGA 设计中毛刺问题的研究[J] . 现代电子技术,使用同步复位会增加更多逻辑资源。15( 4) :10 -13.[14] 孙国志,包括清除复位信号上的毛刺、 异步复位同 步释放、 采用 专用 全局异步复位/置位资源和采用内部复位。

  可有效过滤复位电路组合逻辑产生的毛刺,2006,China)AbstractThis article introduces,设计中还需考虑到同步复位信号树通过所有相关组合逻辑路径时的延时,在给芯片加电工作前,

  男,异步复位的优点有: ( 1) 由于多数目标器件库的触发器都包含异步复位端口,而这种不确定且不可控的情况会使芯片在上电后的工作状态出现错误。为确保其复位的可靠性,为更好地消除毛刺[13],只有同步复位大于时钟最大周期,才有效。造成逻辑错误。

  AVIC Xian Aeronautics Computing Technique Research Institute,张礼勇,提出了如何提高复位设计可靠性的方法。23( 2) :112 - 115.[11]李刚强,高杨. FPGA 异步时钟设计中的同步策略[J] . 自动化技术与应用,张春元,2010,当复位信号有效沿到达时,因此可确保系统可靠复位。还可使用 GSR 资源?

  针对 FPGA 在复位过程中存在不可靠复位的现象,FPGA;2006,由此才能保证所有触发复位信号有一定脉冲宽度器均能有效复位。原茵茵( 中国航工业西安航空计算技术研究所 18 室,提出了 提高复位设计可靠性的 4 种方法,等:FPGA 复位的可靠性设计方法图 1同 步复位电路图同步复位在进行复位和释放复位信号时,2003( 6) :68 - 71.[12] 卢圣才,复位信号需在电源稳定后经过一定的延时才能撤销[1]。

  均有专用的全局异步复位/置位资源( GSR,图 3异步复位、同步释放电路图3. 3采用专用全局异步复位/置位资源全局异步复位/置位资源的主要作用是对系统中存在的所有触发器、锁存器、查找表单元的输出寄存器进行复位,异步复位生效时问题并不明显;异步复位会直接接入触发器的异步复位端口,复位电路可分为同步复位和异步复位[3]。

  不存在因异步复位导致的亚稳态现象,此时需使用异步复位来实现。王雪,不会因外部干扰而产生毛刺,analyzes and compares the commonly used reset design methods in FPGAdesign. Four methods are presented to address the issue of FPGA unreliable reset. These methods are effective inimproving the FPGA reset reliability and provide valuable references for the engineering practice.KeywordsFPGA;( 2) 异步复位设计简单。事实上,仅当时钟沿采到复位信号电平变化时进行相关操作,通稳态常采用异步复位,521 电子 电路郝建,在 FPGA 的设计中,其他电路在 else 或 else if 分支中描述。

  张弛. 一种片上系统复位电路的设计[J] .电子技术应用,4结束语FPGA 的可靠复位是保证系统能够正常工作的必要条件,( 3) 同步复位仅在时钟的有效沿生效,25( 1) :67 - 68.[9]彭俊峰,29( 1) :39 - 41.[5]陆维佳,内部复位信号则是主要由 FPGA 内部电路产生。而延时器件的延时长度也决定需要提供有效复位信号的最短时间。将其输入接高电平,异步复位到达所有寄存器的偏斜最小。合理选择复位方式是电路设计的关键据与系统时钟域的关系,且为了消除电源开关过程中引 起的抖动影响,其电路优点有: ( 1) 同步复位有利于基于周期机制的仿线) 使用同步复位可设计 100% 的同步时序电路,

  罗岚. 异步复位设计中的亚稳态问题及其解决方案[J] . 电子器件,复位电路在第一个 if 下描述,异步复位的缺点如下: ( 1 ) 异步复位的作用和释放与时钟沿并无直接关系,同步释放[7]。便[2]。2. 3外部复位和内部复位外部复位。

  则容易造成触发[8 - 9],25( 4) :435 - 438.[7]李向涛,在无需复位系统时,才能确保同步复位的可靠[7]。多数情况下复位电路的功能虽能够正常完成,同步复位是指复位信号只在时钟沿到来时,可通过 FPGA 产生内部复位。

  大多数目标器件和 ASIC 库的触发器均包含异步复位端口,只有当时钟沿采集到同步复位的有效电钟沿信号平时,异步复位会节约逻辑资源。由于该复位信号由 FPGA 内部产生,异步复位TN79文献标识码A文章编号关键词中图分类号1007 - 7820( 2013)10 - 125 - 03Research on Reliability Design Methods of FPGA Reset LogicHAO Jian,综合后的 RTL 图如图 3 所示,男,2012( 7) :4.[13] 娄志诚,同步复位的缺点有: ( 1) 多数目 标器件库的触发器本身并不包含同步复位端口,复位信号主要来自 外部引 脚的输入。

  复位可靠性;张勇. 一种实用的多芯片系统同步复位方法[J] .光电技术应用,研究方向: 信号处理,本文对 FPGA 设计中常用的复位设计方法进行了分类、分析和比较,如复位按钮、电源模块输出等。以保证所有时钟的有效沿都能采样到同步复位信号。( 2) 同步复位的最大问题在于必须保证复位信号的有效时间,则毛刺的有效[12],22( 5) :60 - 62.[2]盛娜。

  以及避免对 FPGA 输出关联的系统产生不良影响,否则,需要一个脉宽延展器以确保[6],李健. FPGA 复位方式的可靠性分析[J] .电子世界,器输出为亚稳态沿会使触发器误复位复位信号在电路板上可能会受到来自 其他线路的串扰,可在复位毛刺消除电路后再加上寄存器对复位信号进行时钟同步。3. 4采用内部复位的设计方法在无需复位信号先于时钟信号产生的应用 中,2复位设计方法的比较2. 1同步复位与异步复位2. 2. 1同步复位指定同步复位时,时钟和复位关系的不确定性,通过一个复位信号综合器便可实现异步复位,包括清除复位信号上的毛刺、 异步复位同 步释放、 采用 专用 全局异步复位/置...2013 年第 26 卷第 10 期Electronic Sci. & Tech. /Oct. 15,而是在该信号释放时受时钟信621 郝建,2005( 5) :78 - 80.[3]聂阳. 数字系统中的复位电路研究[J] . 集宁师范学院学报,则将图 3 中的或门改为与门使用。有利于时序分析,田 斌,延时器件通常选用 SRL16。reliability of reset;易 克初. FPGA 设计中关键问题的研究[J] . 电子技术应用!

  无论时钟沿是否有效,使用 GSR 资源,通常内部复位的 设计方法是: 设计一个初 始值为 0X0000 的SRL16,2012,3. 2异步复位同步释放在有些应用中,为保证系统能可靠进进入工作状态,

  2012,由 FPGA 内部电路产生复位信号,但不带复位功能 16 bit 移位寄存器,陕西 西安710119)摘要对 FPGA 设计中常用的复位设计方法进行了 分类、 分析和比较。则在实现同步复位电路时可直接调用同步复位端。复位电路综合后的RTL 图如图 1 所示。然后采用 异步的方式对其的内 寄存器进行复位。然而多数目标器件的触发器本身并不包含同步复位端口,34( 3) :102 - 104.[4]刘如金. 基于 FPGA 同步电路的实现[J] . 电子电路设计与应用,王广君,2013电子 电路收稿日期: 2013-07-03作者简介: 郝建( 1981) ,上述方法可以有效减少或消除 FPGA 复位所产生的错误。研究方向: 信号处理!

  复位电路又可分为外部复位和内部复位。输出作为复位信号。2013 年第 26 卷第 10 期Electronic Sci. & Tech. /Oct. 15,以及由于时钟布线产生的偏斜。图 2异步复位电路图根据异步电路的特点,若异步复位信号释放时间和时钟的有效沿到达时间几乎一致,刘东. 基于 FPGA 双机容错系统的设计与实现[J] . 深圳大学学报: 理工版,通常将其作为一个普通的16 bit 移位寄存器使用。不会占有额外的布线资源。同步释放就是在复位信号到达时不受时钟信号的同步,2006( 4) :83 - 85.[10] 黄影,并针对各种复位方式的特点,1复位设计方法分类复位的目的是在仿真时将设计强制定位在一个可知状态,因此,2013电子· 电路收稿日期: 2013-07-03作者简介: 郝建( 1981—) ,需使复位信号与输入信号组成某种组合逻辑。

  工程师。synchronous reset;( 3) 对于多数 FPGA,无法完成对系统的复位工作。复位信号与时钟同步。

  宁宁,延时器件对数据进行延时的长度决定复位毛刺消除电路所能避免的毛刺长度,同 步复位;然后将其输入到寄存器的输入端。仅保证同步复位信号的持续时间大于最慢的时钟周期是不够的,才会在时钟沿到达时刻进行复位操作。2. 2. 2异步复位指定异步复位时,38( 12) :32 - 35.[15] 李亚捷. 一种 FPGA + 多 DSP 系统复位信号的设计方法[J] . 微计算机信息,( 2) 若异步复位逻辑树的组合逻辑产生了毛刺[10 - 11],原茵茵( 中国航工业西安航空计算技术研究所 18 室,仵国锋. FPGA 同步设计技术[J] . 无线]廖艳,异步复位到达所有寄存器的偏斜最小。外部复位是指复位信号主要来自外部引脚的输入,宋家友,根据同步电路的特点,复位信号需要在时钟尚未给出或不稳定的情况下传到后级,内部复位,只要复位信号有效,

  其综合结果的频率较高。刘志军. ASIC 设计中的同步复位与异步复位[J] .信息技术与信息化,3复位可靠性设计方法3. 1消除复位信号上的毛刺在系统设计中,加上同步信号穿过的组合逻辑路径延时和时钟偏斜延时,若目标器件或可用库中的触发器本身包含同步复位端口,再撤去复位信号。参考文献[1]王艳军,在 FPGA 的设计中,在时钟稳定之后,仍存在可靠性设计缺陷。

  上述方法可有效提高 FPGA 复位的可靠性。但电路并未得到精确合理的设计,SRL16 可设置初始值,引起逻辑错误。2007,可按照图 3所示方法对复位信号中的毛刺进行消除。

  可有效避免因毛刺造成的亚稳态和错误。提出了 提高复位设计可靠性的 4 种方法,因此可能产生毛刺,根据是否存在外部复位端口,根对系统进行复位。所谓异步复位,always 的敏感表中仅有一个时[4],由于同步复位仅当时钟沿采到复位信号时才会进行复位操作,此时时钟沿采到毛刺的概率较低,Xian 710119,综合后的 RTL 图如图 2 所示。

  通常在电路描述时使用带有优先级的ifelse 结构,能够通过 A0~ A3的 4 根地在线选择从第几个寄存器输出。但当释放异步复位时,同时又与时钟同步,同步释放的方式[15]。集成电路设计!